IGBT发明者，新的标的
（原标题：IGBT发明者，新的标的）
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编者按
早前，咱们发布了IGBT发明者B. Jayant Baliga因为发明IGBT赢得了大宗奖金的新闻。在获奖采访中，B. Jayant Baliga流露，一个名为 BiDFET的器件是他们的新标的。现时咱们将这个器件的先容摘译如下，以飨读者。
以下为文章正文：
用于顺利交流-交流更正的矩阵式更正器拓扑结构可省去带前端整流器的常用电压源逆变器 (VSI) 中使用的粗重且弗成靠的直流链路电容器。由此产生的更紧凑、更高效的实施决策是光伏发电、电机驱动和储能系统等多种应用的理念念处置决策。
矩阵式更正器的发展一直受阻于穷乏商用双向电源开关，而这种开关大概在第一和第三象限阻断高电压，在两个象限以低压降承载导通电流，阐发出较大的正向偏置安全使命区（FBSOA）和较低的开关功率损耗。因此，畴昔曾尝试过好多使用分立器件的完了设施，如表 1 所列。其中两种实施决策继承了常见的非对称闭锁 IGBT，还有两种决策继承了碳化硅功率 MOSFET。这些器件平凡零件数目较多（4-6 个孤独开关），在需要多个双向开关 (BDS) 的更正器中占据很大空间。它们的导通压降也很高，会编造末端。有一种决策期骗对称闭锁 IGBT 完了了低零件数 (2)，但其开关损耗高得令东说念主无法接纳。
第 1 代 BiDFET
碳化硅（SiC）双向场效应晶体管（BiDFET）器件的建议[1]和开辟，旨在为矩阵更正器创造一种导通压降和开关损耗齐很低的单芯片四端双向器件。图 1 自满了 4 端子单片 SiC BiDFET Gen-1 器件的横截面。它在单个芯片中集成了两个相邻的 1.2 kV SiC JBSFET。JBSFET 是一种 MOSFET 结构，集成了一个 JBS 二极管，用于扼制第三象限体二极管的传导。JBSFET-1 和 JBSFET-2 的漏极通过大家 N+ 基底和后头金属化进行里面贯穿。
每个 JBSFET 单位齐包含一个集成了 JBS 二极管的 MOSFET 部分。与典型的高压功率 MOSFET 一样，JBSFET 以垂直电流形貌使命，确保灵验区域内电流散播均匀。功率 MOSFET 本色二极管通过每个单位内集成的 JBS 二极管停用，以减少开关损耗并幸免双极退化气象 [2]。两个 JBSFET 在每个象限齐具有高电压阻断才调、低导通电阻、出色的 FBSOA 和快速开关性能。当栅极 G1 和 G2 与各自的端子 T1 和 T2 短接时，两个象限齐能完了高电压阻断才调。当栅极偏压（平凡为 20 V）施加到栅极 G1 和 G2 与端子 T1 和 T2 之间时，两个象限中齐会产生导通电流，导通电阻较低。通过切换施加到 JBSFET1 的栅极偏压 G1，同期将栅极 G2 保抓在导通栅极偏压情状，在第一象限进行功率切换。以相通的形貌，通过切换施加到 JBSFET2 的栅极偏压 G2，并将栅极 G1 保抓在导通栅极偏压情状，在第三象限奉行功率开关。第一代（Gen-1）BiDFET 器件的蓄意继承了图 2（a）所示的 JBSFET 单位横截面。它的半单位宽度为 6.1 μm，以便在 MOSFET 单位内容纳 JBS 二极管。积放步土沟说念的选拔是为了赢得 20 cm2/V-s 的迁徙率，沟说念长度为 0.5 μm，以尽量减少沟说念电阻的影响。器件是在 n 型外延层上制造的，掺杂浓度为 8 × 1015 cm-3，厚度为 10 μm，期骗夹杂-JTE 旯旮辨别技艺 [8]，完了了高于 1400 V 的阻断电压。
第 1 代 BiDFET 芯片的图像如图 2（b）所示，JBSFET1 位于顶部，JBSFET2 位于底部。芯片布局包含栅极母线，用于分拨驱动电压，每个 JBSFET 有两个栅极焊盘，便于封装。由于 JBSFET 单位的特定导通电阻为 11.25 m`Ω-cm2，因此选拔了 0.45 cm2的有源面积，以完了 50 m`Ω 的 BiDFET 总导通电阻。Gen-1 BiDFET 芯片尺寸为 1.04 cm × 1.10 cm。器件是在德克萨斯州 X-Fab 生意代工场继承 NCSU PRESiCE 工艺技艺制造的[9]。BiDFET 工艺技艺与用于制造碳化硅功率 MOSFET 和 JBS 二极管的工艺技艺雷同，因此这些器件具有生意可行性。在晶圆级表征之后，第 1 代 BiDFET 芯片被装置在一个定制蓄意的模块中，如图 2（c）所示，在有源区有弥漫的导线键合，以将封装电阻降至 1 m`Ω 以下。图 2(d) 自满了封装后的 4 端子模块。
图 3(a) [3]自满了 25 ℃ 时测量到的 Gen-1 BiDFET 器件的结巴本性。如插图中器件象征所示，当栅极 G1 和 G2 与各自的端子 T1 和 T2 短接时，器件在第一和第三象限均可支柱特出 1.4 kV 的电压。JBSFET1 支柱第一象限的电压，而 JBSFET2 支柱第三象限的电压。如图 3(b) 所示，该器件在 25 ℃ 时具有理念念的栅极电压限度输出本性，在较低的栅极偏置电压（如 5 V）下具有饱和漏极电流。在 25 ℃ 时，栅极偏置电压为 20 V，1 代 BiDFET 的总导通电阻为 50 m`Ω。该器件在漏极偏压为 1 V 时可处理 20 A 电流，与表 1 一致。集成 JBS 二极管的压降小于 2.5 V，以确保 MOSFET 体二极管的灵验旁路 [2]。在漏极电源电压为 800 V、电流为 10 A 的条目下，通过对 BiDFET 器件进行双脉冲测试[4]，得到的通畅、关断和总开关损耗永别为 620、300 和 920 μJ。总开关损耗跟着温度升高而编造，最高可达 140 ℃。
BiDFET 器件不错并联，以提高电流处理才调，用于更高功率的更正器。如图 4（a）所示，通过构建一个半桥模块，在上部和下部包含两个并联的 BiDFET 器件，不错评释注解这极少。封装模块如图 4（b）所示。第 1 代并联 BiDFET 器件在两个象限的测量结巴本性如图 5（a）所示。当栅极 G1 和 G2 与各自的端子 T1 和 T2 短接时，器件在第一和第三象限均可支柱特出 1.4 kV 的电压。如图 5(b) 所示，该器件具有理念念的栅极电压限度输出本性。在 20 V 栅极偏压下，它的总导通电阻为 25 m′Ω，是单个 Gen-1 BiDFET 芯片的一半。在漏极电源电压为 800 V、电流为 20 A 的条目下，对并联 BiDFET 器件进行了双脉冲测试。索取的导通、关断和总开关损耗永别为 1350、460 和 1810 μJ，是单个 Gen-1 BiDFET 芯片的两倍傍边。这些末端表明，并联 BiDFET 器件不错提高功率处理才调。
第二代 BiDFET
最近，通过革命的新式芯片蓄意和工艺技艺，BiDFET 芯片的性能得到了大幅进步。Gen-1 芯片蓄意在 MOSFET 单位内集成了 JBS 二极管，从而产生了 6.1 μm 的大单位间距和较低的沟说念密度。为了同期赢得 MOSFET 与 N+ 和 P+ 区的欧姆触点，同期完了 JBS 二极管与漂移区的低走电流肖特基触点，必须在 900 ℃ 下对镍触点进行退火处理[2]。这一历程产生的 N+ 源触点比电阻为 0.8 m′Ω-cm2。对 JBSFET 导通电阻的建模表明，由于单位间距大和源触点电阻高，总导通电阻显赫加多 [5]。
通过将 JBS 二极管从 MOSFET 单位均分离出来，并将其扬弃在芯片的四个角上，不错大大编造 Gen-2 BiDFET 器件中 MOSFET 单位的特定导通电阻。这么，MOSFET 单位的尺寸就不错减小到 2.8 μm，如图 6（a）右侧所示，从而使沟说念密度提高了 2.2 倍。P+ 区域的触点与横截面呈正交，使单位间距更小。MOSFET N+ 源区的镍触点在 1000 ℃ 下退火，以将比构兵电阻降至 0.05 m'Ω-cm2。经测量，继承这种蓄意和工艺制造的 MOSFET 单位的比导通电阻为 4.5 m'Ω-cm2，比 Gen-1 器件提高了 2.5 倍。为了确保 MOSFET 体二极管的灵验旁路，JBS 二极管占用了 10% 的有源面积，同期保抓了与触点疏导的芯单方面积。使用 Gen-2 BiDFET 制作的有源面积为 0.045 cm2 的 JBS 二极管测试元件（与 Gen-2 芯片中 JBSFET 内的 JBS 二极管的值疏导）的导通压降小于 2.5 V，证明 BiDFET 中的 MOSFET 体二极管不错灵验旁路。在其余 90% 的有源区域中，每个 JBSFET 的 MOSFET 单位的计较导通电阻为 12 m'Ω。因此，在保抓芯片尺寸不变的情况下，新的芯片结构和工艺产生了导通电阻约为 25 m'Ω 的第 2 代 BiDFET 器件，是第 1 代器件的一半。这对 SiC BiDFET 来说是一项纰谬的技艺改良，可将芯片本钱和模块尺寸减半。第 2 代 BiDFET 芯片的图像如图 6（b）所示。芯片四个角上的 JBS 二极管区域是可见的 Gen-1 器件。由于金属纹理的轻细辞别，JBS 二极管的钛触点是单独制作的，以完了肖特基。第 2 代 BiDFET 芯片封装在为第 1 代并联器件蓄意的疏导半桥模块中，如图 6(c) 所示，占用一半空间。封装模块如图 6（d）所示。
图 7(a) 自满了第 2 代 BiDFET 器件在两个象限的测量结巴本性。当栅极 G1 和 G2 与各自的端子 T1 和 T2 短接时，该器件在第一和第三象限均可支柱 1.4 kV 的电压。如图 7（b）所示，该器件具有理念念的栅极电压限度输出本性，在较低的栅极偏置电压下具有饱和漏极电流。在 20 V 栅极偏置电压下，该器件的总导通电阻为 27 m'Ω，接近蓄意值。在漏极电源电压为 800 V、电流为 20 A 的条目下，对 Gen-2 BiDFET 器件进行了双脉冲测试。这些值小于并联的第一代 BiDFET 器件。
先进的封装设施
这项磋议的标的是在恶劣环境中启动的低本钱、可靠的更正器，首选对流冷却。由于 BiDFET 的损耗十分低，因此继承了先进的替代封装设施。磋议东说念主员对使用超薄环氧树脂复合电介质（ERCD）替代使用平板陶瓷的传统 DBC 进行了比较。RISHO KOGYO Co. Ltd. 最近推出的 ERCD 材料具有 10 W/mK、40 kV/mm B.V.、53 Gpa 模量、使命温度 ≤300 °C 和 120 μm 厚度的特质。该材料可看成金属化薄膜、层压材料或覆在厚铜上以酿成绝缘金属基板。使用有机设施可使高端印刷电路板公司在大幅编造本钱和裁减盘活时辰的情况下加工金属化基板或好意思满模块。
为了比较陶瓷和 ERCD，咱们蓄意了一个双面模块结构（图 8），炒汇并在 ANSYS 中进行了模拟，如文献 [6] 所述。装置并封装了两个 SiC 芯片，以允许热量从两个名义流出。假设垫片隐秘芯单方面积的 60%。对于双面结构，探讨了陶瓷和 ERCD 的顶部和底部电介质的四种可能组合，并进一步探讨了 Al2O3 和 AlN 两种陶瓷。陶瓷的厚度为 380 微米，覆有 127 微米的铜，ERCD 的厚度为 120 微米，覆有 100 微米的铜。Al2O3、AlN 和 ERCD 的导热整个永别为 24、170 和 10 W/mK。热阻的比较末端如图 9 所示，自满出 ERCD 的 Rjc，eq 比 Al2O3 高 10%。诚然 ERCD 的电导率较低，但其厚度较薄，因此电导率较高。由于本钱问题，况兼使用 ERCD 的功率耗散才调全齐相宜名堂要求，因此不错幸免使用本钱更高的氮化铝和陶瓷工艺。由于本钱是重中之重，因此咱们向三家供应商提供了 19 毫米 × 32 毫米的示例基底，供其订价。图 10 自满，ERCD 设施的本钱仅为 Al2O3 DBC 的三分之一或更低。如上段所述，ERCD 的额定一语气使命温度高达 300 °C。BiDFET 的过温不会昭着影响本钱比较，可靠性问题主如若 DBC 和 ERCD 的芯片附着问题。
如图 11(a) 所示，第一代 BiDFET 非封装单面模块将芯片装置在 ERCD 绝缘金属基板 (eIMS) 上 [6]。ANSYS 热分析（图 11(b)）自满，在 ID = 20 A 的传导冷却条目下，66 °C 环境中的最坏情况温度为 101 °C。
对更正器的影响
四象限开关可完了矩阵式更正器拓扑结构，其启动不需要粗重的电感器或电解电容。然而，这种更正器在生意上并不流行主要原因是器件数目多于电压源更正器。要了解 BiDFET 的发明对此类更正器生意可行性的影响，不错探讨 BiDFET 对可靠性、尺寸和末端这三个更正器性能标的的影响。
更正器的可靠性取决于元件的数目和每个元件的可靠性。BiDFET 不错取代使用多个分立器件的四象限开关实施决策，这不仅减少了每个更正器的器件数目，还减少了弗成靠的接线数目。与基于分立器件的四象限开关比拟，单片器件光显需要更少的空间。开关的尺寸减小，封装更圣洁，因此电感换向回路更小，相通的 di/dt 更正，过电压更低，或者相通的过电压，di/dt 更正更快。器件的开关损耗平凡会跟着 di/dt 更正速率的加速而编造。
此外，与 MOSFET 比拟，组成 BiDFET 的 JBSFET 具有好多上风。由于 JBS 二极管的反向规复电荷比 MOSFET 的 Pi-N 体二极管低得多，因此 JBSFET 的导通损耗更低，在温度变化时的总开关损耗着实保抓不变。此外，JBS 二极管的存储电荷或反向规复时辰着实不随死区时辰的变化而变化，因此导通电流峰值较小，从而允许更快的 dv/dt 更正，这进一步编造了器件的开关损耗。
凭据更正器的调制决策，BiDFET 的一个要素 FET 可能比另一个要素 FET 的电流导通时辰更长或开关更频频。举例，在单相矩阵更正器中，一个组成场效应晶体管在整个这个词正交流半周期内保抓导通，而另一个则在负交流半周期内进行调制，反之亦然。BiDFET 中这些组成 FET 的温度轮回范围要比四象限开关实施中的分立器件窄。由于 BiDFET 的单片性质，一个 FET 的损耗也会使另一个 FET 发烧。器件温度周期的裁减将进一步提高其可靠性。这一气象有望为输出频率较低 [如 < 10 Hz] 的电机驱动应用带来显赫上风。
因此，BiDFET 器件在高效、功率密度高和可靠的矩阵更正器方面具有雄壮后劲，在某些应用中从根柢上优于电压源更正器。通过使用 BiDFET 器件，电流源更正器、T 型电压源更正器、维也纳整流器、基于三次谐波注入的夹杂整流器、提拔谐振换向极逆变器和其他期骗四象限开关的更正器的性能也能得到改善。通过 800 V、20 A 的开关测试 [4]，以及单相进攻交流-直流更正器硬件在 2.3 kW、400 VDC 输入和 277 VRMS 输出条目下的一语气启动 [7]，BiDFET 芯片和封装的启动已得到顺利考证。
继承碳化硅 BiDFET 器件的功率更正系统
双向场效应晶体管 (BiDFET) 可完了需要四象限开关的电路拓扑结构，而这些电路拓扑结构在早期的蓄意中使用的是 MOSFET、IGBT、GaN HEMT 和 PiN 二极管的龙套组合。BiDFET 的单片本性允许更少的器件数目、更小的开关体积、更低的电感和更圣洁的封装，因此在电力电子更正器中的应用更可靠、更具生意可行性。使用 BiDFET 现时可行的矩阵更正器拓扑结构不错摈弃交流-交流和交流-直流应用中传统电压源或电流源更正器所需的粗重且弗成靠的直流链路电容器或电感器。1.2 kV BiDFET 有可能颠覆整个使用 1.2 kV 开关的应用，包括电动汽车 (EV) 传动系统、双向电动汽车充电器、工业电机驱动器、固态变压器、数据中心电源、电梯驱动器、直流微电网、储能电网集成、固态断路器等。
使用 BiDFET 的更正器拓扑
使用 BiDFET 完了的更正器拓扑结构可通过识别用于完了这些拓扑结构的更正器单位来进行分类。图 1(b) - (e) 自满了四种不同的使用 BiDFET 的更正器单位，表 I 列出了与每种更正器单位相对应的流行更正器拓扑。
BiDFET 器件是看成单片四端开关制造的，由两个里面 1.2 kV 4H-SiC JBS（结势垒肖特基）-二极管镶嵌式功率 MOSFET（JBSFET）组成，以共漏树立贯穿[1]。任何四象限开关（包括背靠背贯穿的 SiC MOSFET）齐需要至少四个半导体器件才能完了疏导的功能。BiDFET 看成单片式四象限开关，由于器件数目较少，不需要线键，最终封装尺寸也较小，因此不错完了具有较小电感换向单位的更正器。
使用 1.2 kV SiC BiDFET 的首个更正器硬件演示
针对太阳能光伏应用，咱们蓄意、开辟并完了了一种单相、单级、进攻式交流-直流更正器，该更正器在电网侧继承了启用 BiDFET 的单相矩阵更正器[11]（图 2）。这种启用了 BiDFET 的更正器与传统的交流-直流进攻更正器比拟，有了显赫的改良，传统的交流-直流进攻更正器继承 PWM 逆变器级联的直流-直流双有源桥 (DAB)，或使用粗重、弗成靠的电解电容的文献夹-解文献夹级联和直流链路。所开辟的更正器只需较少数目的开关，无需电解电容，是一种体积更小、可靠性更高的处置决策。硬件原型由四块印刷电路板堆叠而成（图 3）。最上头的 PCB 是限度板，阐扬提供提拔电源、接纳传感器信号、生成 PWM 栅极信号，并通过硬件和软件跳闸建立保护更正器免受故障影响。第二块 PCB 板是电网侧全桥更正器，由 1.2 kV 第 1 代 SiC BiDFET 和滤波电容器 Cf 以及团结块板上的并联 Rf - Cb 阻尼岔路供电。第三块 PCB 板是光伏侧全桥更正器，由 650 V GaN Systems 的增强型 GaN 晶体管（GS66516T）供电。第四块 PCB 板是滤波器和高频交流链路板，包括电网侧电感器 Lf/2、光伏侧二次谐波滤波电容器 Cdc、高频电感器 Lr 和高频变压器。滤波器 PCB 辘集光伏侧全桥更正器 PCB，因为它包含了光伏侧清亮频率二次谐波滤波元件所需的电容器 Cdc。
为了优化更正器蓄意和调制决策，咱们继承了一种包含交流-直流 DAB 更正器整个调制战略和使命步地的算法。它期骗三个解放度（直流侧全桥更正器输出占空比、交流侧全桥更正器输出占空比、直流侧和交流侧全桥输出之间的相移），优化了更正器的高频均方根电流、磁性元件尺寸和软开关区域。图 4 自满了 40% 和 100% 负载时的硬件实践末端。交流输出电流过零点隔壁的死区时辰确保了 BiDFET 组成场效应晶体管的安全换向。即使存在过零失真，用 Hioki 功率分析仪 PW6001 在更正器输出端测量到的 100%负载时的总功率因数和电流总谐波失真（THD）永别为 0.999 和 4.7%。为进一步改善电流总谐波失真，可继承矩阵更正器使用的基于电压或电流的四步换向决策来编造零交叉失真。
图 5 自满了所测得的更正器跨负载末端以及不同组件的预料损耗散播。这些损耗包括半导体、变压器铁芯、变压器和高频电感器绕组、直流侧滤波电容器（高频和低频损耗）以及交流侧滤波电容器中的损耗。在该原型中，变压器和电感器继承实心线绕组，因此绕组损耗在总损耗中占很大比例。如果磁性元件使用荔枝线绕组，则不错提高更正器的末端。假设除半导体损耗外的整个损耗均为零，则还画图了称为 “半导体末端 ”的更正器末端标的，以表明所选半导体元件的最大可能末端。在 2.3 kW、400 VDC 输入和 277 VRMS 输出电压、50 kHz 开关频率条目下，电流总谐波失真（THD）、追想尾和半导体末端永别为 4.7%、95.3% 和 98.4%。在栅侧全桥更正器顶用 Gen-2 BiDFET 替代 Gen-1 BiDFET，可进一步提高更正器的半导体末端。Gen-2 BiDFET 的导通电阻为 25 mΩ，约为 Gen-1 BiDFET 的一半，而由于芯片尺寸疏导，两种器件的开关损耗着实疏导。使用基于第 2 代 BiDFET 的栅侧全桥单相交流-直流更正器的半导体末端预料可提高 0.2%。使用第 1 代和第 2 代 BiDFET 器件的更正器半导体末端互异将跟着器件使命电活水平的加多而增大，也便是说，当器件的传导损耗比器件的开关损耗更为显赫时，半导体末端互异将增大。
论断
BiDFET 看成单芯片 SiC 四象限开关的开辟，为完了基于可靠的 1.2 kV 四象限开关的功率更正系统铺平了说念路。凭据冷却设施和所需的更正器末端，最近开辟的第 2 代 BiDFET（导通电阻为 25 mΩ）可完了多千瓦的应用。2.3 kW、400 VDC 输入和 277 VRMS 输出单相进攻式 AC/DC 更正器的实践末端表明，SiC BiDFET 器件不错一语气使命。
附：BiDFET器件先容
对于作家
B. Jayant Baliga（电气和电子工程师学会会员）是好意思国北卡罗来纳州罗利市北卡罗来纳州立大学（NCSU）电气和计较机工程专科的越过动力特出大学素质。他是好意思国国度工程院院士。他撰写/剪辑了 22 本著述和 700 多篇科学论文，赢得 122 项好意思国专利。他于 2011 年赢得奥巴马总统颁发的国度技艺与革命奖章，2014 年赢得电气和电子工程师学会荣誉奖章，2015 年赢得全球动力奖，2016 年看成 IGBT 的唯独发明东说念主入选好意思国国度发明家名东说念主堂。
说念格拉斯-霍普金斯是好意思国北卡罗来纳州罗利市北卡罗来纳州立大学（NCSU）电气与计较机工程系素质。他还是电子动力系统封装磋议实践室（PREES）主任，该实践室是好意思国国度科学基金会 FREEDM 系统中心的一部分，同期亦然快速成型制造和物流中心（CAMAL）的从属学院成员。他领有 20 多年的学术和工业教养，主要磋议高频、高密度电力电子器件，要点是封装。
Aditi Agarwal 是好意思国加利福尼亚州埃尔塞贡多纳维塔斯半导体公司的功率器件科学家。
Tzu-Hsuan Cheng 现时正在好意思国北卡罗来纳州罗利市的北卡罗来纳州立大学攻读博士学位。
Ramandeep Narwal 现时正在好意思国北卡罗来纳州罗利市的北卡罗来纳州立大学攻读博士学位。
Ajit Kanale 现时正在好意思国北卡罗来纳州罗利市的北卡罗来纳州立大学攻读博士学位。
Suyash Sushilkumar Shah 在好意思国北卡罗来纳州罗利市的北卡罗来纳州立大学赢得电气工程博士学位。他曾在北卡罗来纳州立大学国度科学基金会 FREEDM 系统中心担任博士后磋议员，时间开辟了单相交流-直流 DAB 更正器。
Kijeong Han 赢得好意思国北卡罗来纳州罗利市北卡罗来纳州立大学电气工程博士学位。他是好意思国北卡罗来纳州 Cree Wolfspeed 公司的 SiC 功率器件蓄意工程师。
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